HDL модель — поведенческая модель (RTL-уровень),
описанная на синтезируемом подмножестве VHDL
или Verilog.
Формальная модель — правила работы HDL-
модели, описанные с использованием конструкций
SystemVerilog for Verification.
Assertions (Утверждения) — правильные мгновенные значения или последовательности значений сигналов HDL-модели при выполнении заданных условий.
Coverage Points (Точки тестирования) — конкретные
мгновенные значения или последовательности
значений сигналов тестируемой HDL-модели,
которые обязательно должны возникать в процессе
тестирования.
UVM — набор прототипов классов и методов
на SystemVerilog, SystemC, или ином языке, для
описания тестирующего окружения HDL-модели.
Модель питания – UPF — модель потребления
питания описывает поведение микросхемы при
отключении и включении подачи питания в
отдельные области.
UVM VIP Model — заказная Verification IP модель на
базе UVM, имитирующая какой-либо интерфейс.
