Интеграция подсистем в UVM-верификационное кружение HDL-проекта
При проектировании цифровых систем на базе ПЛИС (FPGA, CPLD) или ASIC в процессе разработки HDL-кода (VHDL, Verilog) возникает задача так называемой "верификации", то есть функционального (поведенческого) моделирования и автоматизированного анализа результатов моделирования с использованием готовых верификационных IP-блоков, тестирующих стандартные аппаратные интерфейсы, такие как AXI, AHB, APB, ONFI, I2C, GPIO и прочие.
ООО "Aй Пи Блок" предлагает провести работу по интеграции покупных IP-ядер, что позволит основным разработчикам максимально сосредоточиться на разработке стратегии тестирования.
